Verilog-to-Routing - Verilog-to-Routing

Verilog для маршрутизации
Разработчики)Команда разработчиков VTR
Стабильный выпуск
8.0.0 / 24 марта 2020; 7 месяцев назад (2020-03-24)
Написано вC /C ++
Операционная системаUnix-подобный
ТипАвтоматизация электронного проектирования
ЛицензияЛицензия MIT
Интернет сайтVerilogtorouting.org

Verilog-to-Routing (VTR) с открытым исходным кодом CAD поток за FPGA устройств.[1][2][3] Основная цель видеомагнитофона - отобразить данную схему, описанную в Verilog, а Язык описания оборудования, по данной архитектуре FPGA для целей исследований и разработок; Нацеленная архитектура FPGA может быть новой архитектурой, которую желает изучить исследователь, или это может быть существующая коммерческая FPGA, архитектура которой записана во входном формате VTR. У проекта VTR много участников, при этом ведущие университеты-партнеры являются Университет Торонто, то Университет Нью-Брансуика, а Калифорнийский университет в Беркли . Дополнительные участники включают Google, Университет Юты, Университет Принстона, Альтера, Intel, Инструменты Техаса, и Лаборатория Линкольна Массачусетского технологического института.

VTR Flow

Процесс проектирования видеомагнитофона обычно состоит из трех основных компонентных приложений: ODIN II, который компилирует код Verilog в схему в формате обмена логикой Беркли (BLIF), удобочитаемом графическом представлении схемы;[4] ABC, оптимизирующий схему BLIF, созданную ODIN II; и VPR, который упаковывает, размещает и маршрутизирует оптимизированную схему в данной архитектуре FPGA. Есть несколько дополнительных необязательных инструментов, которые могут дополнительно обрабатывать вывод видеомагнитофона. Например, инструмент FASM FPGA Assembly может создавать программные потоки битов для некоторых коммерческих FPGA (Xilinx Artix и Lattice ice40) в конце потока VTR, в то время как инструмент OpenFPGA интегрируется с VTR для создания стандартной компоновки ячеек нового (предлагаемого) ПЛИС. Также возможно использование различных инструментов для первой стадии (синтез HDL) потока VTR; например Titan Flow [5] использует Quartus для выполнения этапа HDL-логического синтеза, а затем VPR для выполнения размещения и маршрутизации.

ОДИН II

ODIN II - это HDL компилятор потока VTR. Он преобразует заданный код Verilog в схему BLIF, выполняет оптимизацию кода и схемы, визуализирует схемы,[6] и выполняет частичное отображение логики на доступные жесткие блоки данной архитектуры. Кроме того, он может моделировать выполнение схем как для проверки, так и для анализа мощности, производительности и нагрева. ODIN II поддерживается Университет Нью-Брансуика.[7]

ABC

ABC оптимизирует схемы BLIF, выполняя логическая оптимизация и картографирование технологий. ABC поддерживается Калифорнийский университет в Беркли.[8]

ВПР

Универсальное место и маршрут (VPR) - последний компонент VTR. Его вход представляет собой схему BLIF, которую он упаковывает, места и маршруты по входной архитектуре ПЛИС.

Во время упаковки соседние и связанные логические элементы схемы группируются вместе в Логические блоки соответствие аппаратного обеспечения ПЛИС. Во время размещения эти логические блоки, а также жесткие блоки назначаются доступным аппаратным ресурсам FPGA. Наконец, во время маршрутизации устанавливаются сигнальные соединения между блоками. VPR в первую очередь разрабатывается Университет Торонто при участии многих других университетов и компаний.[9]

FASM

Инструмент сборки FPGA (genfasm) будет создавать программный битовый поток из реализации VTR (размещение и маршрутизация схемы) на коммерческих архитектурах, для которых были созданы полные файлы архитектуры VTR, описывающие устройство FPGA. В настоящее время сюда входят семейства ПЛИС Xilinx Artix и Lattice ice40. Этот инструмент в первую очередь разработан Google.

Смотрите также

Рекомендации

  1. ^ Мюррей, Кевин Э .; Петелин, Олег; Чжун, Шэн; Ван, Цзя Минь; Эль-Дафрави, Мохамед; Лего, Жан-Филипп; Ша, Евгений; Грэм, Аарон Дж .; Ву, Жан; Уокер, Мэтью Дж. П .; Цзэн, Ханьцин; Патрос, Панайотис; Луу, Джейсон; Kent, Kenneth B .; Бец, Вон (2020). «VTR 8: высокопроизводительное САПР и настраиваемое моделирование архитектуры FPGA». Транзакции ACM по реконфигурируемым технологиям и системам.
  2. ^ Луу, Джейсон; Ахмед, Нооруддин; Kent, Kenneth B .; Андерсон, Джейсон; Роза, Джонатан; Бец, Вон; Годерс, Джеффри; Вайнберг, Майкл; Сомервилль, Эндрю; Ю, Тхиен; Насарчук, Константин; Наср, Миад; Ван, Сен; Лю, Тим (2014). «VTR 7.0: Архитектура нового поколения и САПР для ПЛИС». Транзакции ACM по реконфигурируемым технологиям и системам. 7 (2): 1–30. Дои:10.1145/2617593.
  3. ^ Роза, Джонатан; Луу, Джейсон; Ю, Чи Вай; Денсмор, Опал; Годерс, Джеффри; Сомервилль, Эндрю; Kent, Kenneth B .; Джеймисон, Питер; Андерсон, Джейсон (2012). «Проект VTR: Архитектура и САПР для ПЛИС от Verilog до маршрутизации». Материалы международного симпозиума ACM / SIGDA по программируемым вентильным массивам - FPGA '12. п. 77. Дои:10.1145/2145694.2145708. ISBN  9781450311557.
  4. ^ «Формат обмена логикой Беркли (BLIF)». Распространение инструментов Oct. 2: 197–247. 1992.
  5. ^ Мюррей, Кевин; Уитти, Скотт; Лю, Суя; Луу, Джейсон; Бец, Вон (2015). «Титан, управляемый временем: обеспечение больших тестов и изучение разрыва между академическим и коммерческим САПР». Транзакции ACM по реконфигурируемым технологиям и системам. 8 (2): 10. Дои:10.1145/2629579.
  6. ^ Насарчук, Константин; Херперс, Райнер; Кент, Кеннет Б. (2012). «Поддержка визуализации для исследования архитектуры FPGA». 2012 23-й Международный симпозиум IEEE по быстрому прототипированию систем (RSP). С. 128–134. Дои:10.1109 / RSP.2012.6380701. ISBN  978-1-4673-2789-3.
  7. ^ Джеймисон, Питер; Kent, Kenneth B .; Гарибиан, Фарназ; Шеннон, Лесли (2010). «Odin II - инструмент синтеза Verilog HDL с открытым исходным кодом для исследований в области САПР». 2010 18-й ежегодный международный симпозиум IEEE по программируемым пользовательским вычислительным машинам. С. 149–156. Дои:10.1109 / FCCM.2010.31. ISBN  978-1-4244-7142-3.
  8. ^ «Система последовательного синтеза и проверки». Беркли А. Б. К. 2009.
  9. ^ «VPR: новый инструмент упаковки, размещения и маршрутизации для исследования FPGA». Программируемая логика и приложения. Springer Berlin Heidelberg. 1997 г.

внешняя ссылка