Signoff (автоматизация электронного проектирования) - Signoff (electronic design automation)

в автоматизированный дизайн интегральные схемы, выйти (также пишется как выйти) проверки - это собирательное название, данное серии шагов проверки, которые должен пройти проект, прежде чем его можно будет скотчем. Это подразумевает итеративный процесс, включающий в себя инкрементные исправления по всем направлениям с использованием одного или нескольких типов проверки, а затем повторное тестирование проекта. Есть два типа подписей: входная подпись и внутренняя подписка. После согласования с серверной частью чип отправляется в производство. После перечисления всех функций в спецификации инженер по верификации напишет покрытие для этих функций, чтобы выявить ошибки, и отправит обратно проект RTL дизайнеру. Ошибки или дефекты могут включать в себя такие проблемы, как отсутствующие функции (сравнение макета со спецификацией), ошибки в дизайне (опечатки и функциональные ошибки) и т. Д. Когда охват достигает максимального%, группа проверки подписывает его. Используя такую ​​методологию, как UVM, OVM или VMM, группа проверки разрабатывает среду многократного использования. В настоящее время UVM более популярны, чем другие.

Типы чеков

Проверки подписи стали более сложными, поскольку СБИС дизайн подход 22 нм и ниже узлов процесса из-за повышенного влияния ранее игнорированных (или более грубо приближенных) эффектов второго порядка. Есть несколько категорий проверок выхода.

  • Проверка правил проектирования (DRC) - также иногда называемая геометрической верификацией, это включает проверку того, может ли конструкция быть надежно изготовлен учитывая текущие ограничения фотолитографии. В узлах расширенного процесса DFM правила обновлены с необязательных (для большей отдачи) до обязательных.
  • Макет против схемы (LVS) - также известная как схематическая проверка, используется для проверки того, что размещение и маршрутизация из стандартные ячейки в конструкции не изменились функциональные возможности построенной схемы.
  • Формальная проверка - Здесь логическая функциональность пост-макет список соединений (включая любую оптимизацию на основе компоновки) сверяется с предварительным компонованием, послесинтез список соединений.
  • Падение напряжения анализ - также известный как анализ ИК-падения, эта проверка проверяет, Энергосистема достаточно силен, чтобы гарантировать, что Напряжение представляющий двоичный высоко значение никогда не опускается ниже установленного предела (ниже которого схема не будет работать правильно или надежно) из-за комбинированного переключения миллионов транзисторов.
  • Целостность сигнала анализ - здесь анализируется шум из-за перекрестных помех и других проблем, и его влияние на функциональность схемы проверяется, чтобы убедиться, что емкостные выбросы недостаточно велики, чтобы пересечь пороговое напряжение ворот по пути данных.
  • Статический временной анализ (STA) - медленно заменяется статистический статический временной анализ (SSTA), STA используется для проверки того, все ли логические пути данных в проекте могут работать в предполагаемом тактовая частота, особенно под воздействием вариация на кристалле. STA запускается как замена СПЕЦИЯ, потому что среда выполнения SPICE-моделирования делает его невозможным для современных проектов с полным анализом микросхемы.
  • Электромиграция Проверки срока службы - для обеспечения минимального срока службы на заданной тактовой частоте без возникновения электромиграции схемы.
  • Функциональный Статические проверки с подтверждением - в которых используются методы поиска и анализа для проверки ошибок конструкции во всех возможных тестовых примерах; функциональные статические домены входа включают пересечение домена часов, сбросить пересечение домена и X-распространение.

Инструменты

Небольшое подмножество инструментов классифицируются как «золотые» или качественные. Отнесение инструмента к категории качества подтверждения без предвзятости поставщика - это вопрос проб и ошибок, поскольку точность инструмента может быть определена только после того, как проект будет изготовлен. Итак, одна из используемых метрик (и часто рекламируемая производителем / поставщиком инструмента) - это количество успешных лент, разрешенных данным инструментом. Утверждалось, что этот показатель недостаточен, плохо определен и не имеет отношения к определенным инструментам, особенно инструментам, которые играют лишь роль в полном потоке.[1]

В то время как поставщики часто приукрашивают простоту сквозного (обычно RTL к GDS за ASIC, а RTL - в закрытие по времени за ПЛИС ) с помощью соответствующего набора инструментов, большинство компаний, занимающихся разработкой полупроводников, используют комбинацию инструментов от различных поставщиков (часто называемых "Лучший Представитель Породы "инструменты"), чтобы минимизировать ошибки корреляции до и после кремния.[2] Поскольку независимая оценка инструментов стоит дорого (отдельные лицензии на инструменты проектирования от крупных поставщиков, таких как Synopsys и Каденция может стоить десятки или сотни тысяч долларов) и рискованное предложение (если неуспешная оценка производственного проекта приводит к пора торговать задержки), это возможно только для крупнейших проектных компаний (например, Intel, IBM, Freescale, и TI ). Как добавленная стоимость, несколько заводов по производству полупроводников теперь предоставляют предварительно оцененные справочные / рекомендуемые методологии (иногда называемые потоками «RM»), которые включают список рекомендуемых инструментов, версий и сценариев для перемещения данных из одного инструмента в другой и автоматизации всего процесса.[3]

Этот список поставщиков и инструментов является репрезентативным и не является исчерпывающим:

Рекомендации

  1. ^ «Продавцы должны рассчитывать на кремний, а не на ленту». EETimes. Получено 2019-04-03.
  2. ^ DeepChip - SNUG-обзор средств физической проверки.
  3. ^ Процесс подписания TSMC