IBM z10 - IBM z10

z10
Общая информация
Запущен	2008
Разработано	IBM
Спектакль
Максимум. ЦПУ тактовая частота	4,4 ГГц
Кеш
L1 тайник	64 + 128 КБ / ядро
Кэш L2	3 МБ / ядро
Кэш L3	24 МБ / чип
Архитектура и классификация
Мин. размер элемента	65 нм
Набор инструкций	z / Архитектура
Физические характеристики
Ядра	4;
История
Предшественник	z9
Преемник	z196

В z10 это микропроцессор чип, сделанный IBM для них Система z10 мэйнфреймы, выпущен 26 февраля 2008 г.^[1] Во время разработки он назывался «z6».^[2]

Описание

Процессор реализует CISC z / Архитектура и имеет четыре ядра. Каждое ядро имеет 64 КБ Кэш инструкций L1, кэш данных L1 128 КБ и 3 МБ Кэш L2 (IBM называет кеш-память L1.5). Наконец, имеется общий кэш L3 объемом 24 МБ (называемый IBM кешем L2).

Чип размером 21,7 × 20,0 мм состоит из 993 миллионов транзисторы изготовлено в IBM 65 нм ТАК ЧТО Я процесс изготовления (CMOS 11S), поддерживающая скорость 4,4 ГГц и выше - более чем в два раза выше тактовой частоты, чем бывшие мэйнфреймы - с 15 FO4 цикл.

Каждый чип z10 имеет два 48 ГБ / с (48 миллиардов байты в секунду) порты концентратора SMP, четыре порта памяти 13 ГБ / с, два порта ввода-вывода 17 ГБ / с и контакты 8765.

Процессор z10 был разработан совместно и имеет много общих черт дизайна с МОЩНОСТЬ6 процессор, такой как технология изготовления, логический дизайн, исполнительная единица, устройства с плавающей запятой, шинная технология (Автобус GX ) и трубопровод стиль дизайна, то есть высокая частота, низкая задержка, глубокий (14 этапов в z10), упорядоченный конвейер.

Однако процессоры совершенно не похожи в других отношениях, таких как иерархия кеша и согласованность, SMP топология и протокол, и организация микросхемы. Разные Как есть В результате получаются очень разные ядра - имеется 894 уникальных инструкции z10, 75% из которых полностью реализованы аппаратно. Z / Architecture - это CISC архитектура, обратно совместимая с IBM System / 360 архитектура 1960-х годов.

Дополнения к z / Architecture из предыдущего z9 EC процессор включает:

50+ новых инструкций для повышения эффективности кода
оптимизация программного / аппаратного кеширования
поддержка рамок страниц размером 1 МБ
десятичная плавающая точка полностью реализована на аппаратном уровне.

Особое внимание уделяется обнаружению и восстановлению ошибок, код исправления ошибок (ECC) о кэшах и буферах L2 и L3, а также обширной проверке четности в других местах; всего более 20000 средств проверки ошибок на чипе. Состояние процессора буферизуется таким образом, чтобы обеспечить точную повторную попытку ядра практически для всех аппаратных ошибок.

Контроль хранения

Несмотря на то, что процессор z10 имеет встроенные средства для симметричная многопроцессорная обработка (SMP) имеется специальный сопутствующий чип, называемый Чип концентратора SMP или же Контроль хранения (SC), который добавляет 24 МБ вне кристалла Кэш L3 и позволяет ему обмениваться данными с другими процессорами z10 и Hub Chip со скоростью 48 ГБ / с. Чип концентратора состоит из 1,6 миллиарда транзисторов и имеет размеры 20,8 × 21,4 мм с 7984 межсоединениями. Конструкция позволяет каждому процессору совместно использовать кеш-память между двумя микросхемами-концентраторами, что потенциально дает 48 МБ общей кэш-памяти третьего уровня.

Мультичиповый модуль

Модуль z10 EC MultiChip

На Система z10 Enterprise Class (EC) процессоры z10 и микросхемы Storage Control (SC) установлены на многокристальные модули (MCM). Каждая система z10 EC может иметь до четырех MCM. Один MCM состоит из пяти процессоров z10 и двух микросхем SC, всего семь микросхем на MCM. Из-за избыточности, производственных проблем и других операционных функций не все ядра доступны для клиента. В моделях System z10 EC E12, E26, E40 и E56 модули MCM имеют 17 доступных ядер (один, два, три и четыре модуля MCM соответственно), а модель E64 имеет один модуль MCM с 17 ядрами и три с 20 ядрами.

Смотрите также

внешняя ссылка

[1] IBM System z: будущее за IBM System z10 Enterprise Class

[2] «IBM z6 - микропроцессор для мэйнфреймов нового поколения» (PDF). Получено 2008-06-21.

[1]

[2]