План (микроэлектроника) - Floorplan (microelectronics)
В автоматизация проектирования электроники, а поэтажный план из Интегральная схема схематическое представление предварительных размещение основных функциональных блоков.
В современном электронном дизайне планы этажей создаются во время планировка этажа этап проектирования, ранний этап иерархического подхода к конструкция интегральной схемы.
В зависимости от применяемой методологии проектирования фактическое определение плана этажа может отличаться.
Планировка этажей
Планировка этажа учитывает некоторые геометрические ограничения проекта. Примеры этого:
- контактные площадки для внешних подключений (часто с использованием проводное соединение ) обычно расположены по окружности микросхемы;
- линейные драйверы часто приходится располагать как можно ближе к контактным площадкам;
- Поэтому площадь стружки в некоторых случаях придается минимальной площади, чтобы уместить необходимое количество контактных площадок;
- области сгруппированы, чтобы ограничить пути данных, поэтому часто имеют определенные структуры, такие как тайник баран, множитель, баррель шифтер, линейный драйвер и арифметико-логическое устройство;
- приобретенные блоки интеллектуальной собственности (IP-блоки ), например ядро процессора, входят в заранее определенные блоки области;
- некоторые IP-блоки имеют юридические ограничения, такие как запрещение маршрутизации сигналов непосредственно над блоком.
Математические модели и задачи оптимизации
В некоторых подходах план этажа может представлять собой разделение всей площади чипа на прямоугольники с выравниванием по осям быть занятыми блоками IC. Этот раздел подвержен различным ограничениям и требованиям оптимизации: площадь блока, соотношение сторон, предполагаемый общий размер межсоединений и т. д.
Поиск хороших планов этажей был областью исследований в комбинаторная оптимизация. Большинство проблем, связанных с поиском оптимальных планов этажей: NP-жесткий, т.е. требуют огромных вычислительных ресурсов. Поэтому наиболее распространенный подход - использовать различные эвристики оптимизации для поиска хороших решений.
Другой подход состоит в том, чтобы ограничить методологию проектирования определенными классами планов этажей, такими как планы этажей, которые можно разрезать.
Планки нарезные
А план этажа это план этажа, который может быть определен рекурсивно, как описано ниже. [1]
- План этажа, состоящий из одного прямоугольного блока, можно разрезать.
- Если блок из разрезаемого плана этажа разрезан («разрезан») пополам вертикальной или горизонтальной линией, полученный план этажа можно разрезать.
Разрезанные планы этажей использовались в ряде ранних Автоматизация электронного проектирования инструменты[1] по ряду причин. Нарезанные планы этажей удобно представить в виде бинарные деревья (более конкретно, k-d деревья ), которые соответствуют порядку нарезки. Что еще более важно, ряд NP-сложных проблем с планами этажей полиномиальное время алгоритмы, когда они ограничены планами этажа, которые можно разрезать.[2]
дальнейшее чтение
Рекомендации
- ^ а б "Справочник по электротехнике", Ричард К. Дорф (1997) ISBN 0-8493-8574-1
- ^ Саррафзаде, М. "Преобразование произвольного плана этажа в нарезанный ", Proc. 1993 IEEE / ACM International Conference on Computer Aided Design (ICCAD-93), pp. 386-389.