ARM Cortex-A72 - ARM Cortex-A72

ARM Cortex-A72
Общая информация
Запущен2016
РазработаноARM Holdings
Кеш
L1 тайник80 KiB (48 КБ I-кеша с контролем четности, 32 КБайт D-кеша с ECC) на ядро
Кэш L2От 512 КБ до 4МиБ
Кэш L3Никто
Архитектура и классификация
Мин. размер элемента16 нм
МикроархитектураARMv8-A
Физические характеристики
Ядра
  • 1–4 на кластер, несколько кластеров[1]
Продукты, модели, варианты
Кодовые названия продуктов
  • майя
История
ПредшественникARM Cortex-A57
ПреемникARM Cortex-A73

В ARM Cortex-A72 это микроархитектура реализация ARMv8-A 64-битный Набор инструкций разработано ARM Holdings ' Остин дизайн-центр. Cortex-A72 - это 3-стороннее декодирование вышел из строя суперскалярный трубопровод.[1] Он доступен как SIP ядро лицензиатам, а его дизайн делает его подходящим для интеграции с другими ядрами SIP (например, GPU, контроллер дисплея, DSP, процессор изображений и т. д.) в один умереть составляя система на чипе (SoC). В 2015 году было объявлено, что Cortex-A72 станет преемником Cortex-A57, и был разработан для использования на 20% меньше энергии или повышения производительности на 90%.[2][3]

Обзор

  • Конвейерный процессор с глубоким вышел из строя, спекулятивная проблема 3-ходовой суперскалярный конвейер исполнения
  • DSP и НЕОН SIMD расширения обязательны для каждого ядра
  • VFPv4 Встроенный модуль с плавающей точкой (на ядро)
  • Аппаратная виртуализация поддерживать
  • Большой палец-2 кодирование набора команд уменьшает размер 32-битных программ с небольшим влиянием на производительность.
  • TrustZone расширения безопасности
  • Программа Trace Macrocell и CoreSight Design Kit для ненавязчивого отслеживания выполнения инструкций
  • 32 КиБ данных (двухсторонняя ассоциативная установка) + 48 инструкций КиБ (трехсторонняя ассоциативная установка) кэш L1 на ядро
  • Интегрированный контроллер кэш-памяти уровня 2 с низкой задержкой (16-канальный ассоциативный), настраиваемый размер от 512 КБ до 4 МБ на кластер
  • Полностью ассоциативный буфер быстрого преобразования инструкций L1 (TLB) на 48 записей с встроенной поддержкой размеров страниц 4, 64 и 1 МБ
  • Полностью ассоциативный TLB данных L1 с 32 записями с встроенной поддержкой размеров страниц 4, 64 и 1 МБ
    • 4-полосная ассоциативная установка унифицированного TLB L2 с 1024 входами на ядро, поддерживает функцию "попадание под промах"
  • Сложный алгоритм предсказания ветвлений, который значительно увеличивает производительность и снижает энергию от неверных предсказаний и предположений
  • Ранний тег IC - 3-сторонний кэш L1 при прямом отображении мощности *
  • Регионализированная маркировка TLB и μBTB
  • Оптимизация целевой ветви с малым выносом
  • Подавление избыточных обращений к предиктору переходов

Чипсы

Смотрите также

Рекомендации

  1. ^ а б "Процессор Cortex-A72". ARM Holdings. Получено 2014-02-02.
  2. ^ Фрумусану, Андрей (3 февраля 2015 г.). «ARM анонсирует Cortex-A72, CCI-500 и Mali-T880». Анандтех. Получено 29 марта 2017.
  3. ^ Фрумусану, Андрей (23 апреля 2015 г.). «ARM раскрывает детали архитектуры Cortex-A72». Анандтех. Получено 29 марта 2017.
  4. ^ «Raspberry Pi 4 уже в продаже от 35 долларов». Raspberry Pi. 2019-06-24. Получено 2019-06-24.

внешняя ссылка